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摘要現代通信系統要求通信距離遠、通信容量大、傳輸質量好。作為其關鍵技術之一的調制解調技術一直是人們研究的一個重要方向。討論和仿真實現了基于FPGA的數字化DPSK調制解調系統。用Altera公司的FPGA開發平臺Quartus II 3.0實現了一個對基帶信號的DPSK調制解調系統模型的仿真。
關鍵詞:調制解調DPSK 現場可編程門陣列（ FPGA） Quartus II
中圖法分類號TN919.6; 文獻標識碼B

現代通信系統要求通信距離遠、通信容量大、傳輸質量好。作為其關鍵技術之一的調制解調技術一直是人們研究的一個重要方向。一個系統的通信質量, 很大程度上依賴于所采用的調制方式。因此,對調制方式的研究, 將直接決定通信系統質量的好壞[1, 2]。隨著超大規模集成電路的發展, 尤其是微電子技術和計算機技術的迅猛發展和廣泛應用, 數字化成為目前通信技術發展的趨勢, 它具有可靠性高、靈活性強、易大規模集成等優點, 日益受到重視。目前, 數字化的手段主要有集成電路（ASIC） 和通用數字信號處理器（DSP） ?，F場可編程門陣列（ FPGA） 提供了實現數字信號處理的第三種解決方案, 它結合了以上兩種方式的優勢, 具有開發周期短、設計方案修改方便、成本低、投資不存在風險問題等[3]。本設計選用了Altera公司的APEX20KE系列的FPGA芯片來實現設計。

作為Altera的新一代開發軟件, Quartus II具有簡單易學、易用、可視化、集成化設計環境等優點。Quartus II支持VHDL、Verilog HDL及AHDL等多種描述語言。其中VHDL和Verilog HDL因適合標準化的發展方向而zui終成為IEEE標準。與VHDL相比,Verilog HDL更容易掌握, 并且完成同一功Verilog HDL的程序條數一般僅為VHDL的1/3。而且VerilogHDL語言可讀性強, 易于修改和發現錯誤[4]。本設計
采用Verilog HDL 語言來完成調制解調器的模型設計和仿真。本文是某圖像傳輸擴頻系統方案的一部分。研究內容為采用DPSK方式完成通信信號的調制解調模型, 對擴頻和解擴部分不作具體研究, 只利用解擴部分產生的位同步信號作為本設計中積分猝滅模塊的控制信號。在發射子系統中, 首先對基帶信號進行差分編碼, 然后完成PSK調制, 即DPSK調制。PSK調制實際上是由乘法器完成的, 它將差分編碼器輸出的數據與來自數控振蕩器NCO的載波相乘, 輸出的是數字化的已調信號, 在整體系統設計中該信號經數模轉換后作為中頻輸出信號[5]。發射子系統模塊如圖1。

接收子系統是一個相對復雜的數字信號處理系統, 它要完成數字中頻信號到基帶的變換、差分譯碼和判決輸出以及完成自動頻率控制。將接收到的經過了模數轉換處理的已調數字中頻信號分成正交兩路, 進入乘法器模塊與數控振蕩器NCO輸出的兩路數字化的正交載波相乘, 再經過積分濾波,從而產生基帶信號。對此信號進行差分譯碼, 實現對差分編碼的逆運算, zui后經判決輸出恢復出原始信息, 實現DPSK解調功能。同時, 在本系統的設計中, 利用在PSK解調時產生的包含前后碼元相位信息的信號產生自動頻率控制（AFC） 信號完成對NCO模塊輸出頻率的控制和調節, 實現NCO與中頻數字信號的同步控制。系統模塊圖見圖2。

乘法器模塊是一個8 位乘法器, 采用的是ALTERA的宏功能庫中的乘法器, 它把經模數變換后輸出的8位數據分別與NCO輸出的正交載波相乘。乘積結果為一有符號的16位數據。用Verilog HDL編程時, 則可以以例化的方式調用乘法宏模塊。經過乘法器模塊出來的數據進入到積分猝滅濾波器, 它的作用是進行低通濾波, 濾去乘法器模塊輸出信號中的高頻部分。在這里積分猝滅的控制信號即為數據信息碼元的位同步信號, 它是在偽碼同步后產生的, 即每經過一個偽碼周期產生一個積分猝滅信號, 也就是對輸入的信號進行累加, 每經過一個偽碼周期產生一個輸出信號: Dot（ k）=RΣ（ Δτ） ,輸出信號Dot（ k） 和Cross（ k） 作為進行差分譯碼和鑒相的輸入信號。NCO是基于一個給定頻率的信號發生器, 其信號的數字化波形可以在一個更高時鐘頻率下進行相位累加而得到。在這里, 需要滿足奈奎斯特抽樣定理, 即待產生的頻率低于時鐘頻率的1/2。數控振蕩器一般由相位字寄存器、相位累加器、正弦查找表等部分組成, 如圖3。

在系統時鐘的作用下, 每一個時鐘周期存貯在相位字寄存器里的值都由相位累加器進行累加, 相位累加器的輸出作為正弦、余弦查找表的輸入, 從而得到相對應的幅度值[6]。系統的頻率（f_clk） 決定了輸出頻率（f_out, 它們的關系如下:

N是相位寄存器的位數, N值的大小決定了頻率分辨率（ f_res） , 有:

這樣, 當N取比較大的數值時, 就具有了很高的頻率分辨率[7, 8]?？紤]到奈奎斯特抽樣定理和其它因素的影響, 實際輸出頻率一般不應大于0.4f_clk。在這里N取32, f_out為10.7 MHz, f_clk為30 MHz, 所以有:

zui后得到仿真結果如圖4所示, 輸出的結果相當于一個30 MHz的采樣信號對頻率為10.7 MHz的sin ωt和cos ωt信號采樣得到的結果。本仿真中, 用數字頻率合成器產生載波。數字頻率合成器的輸入時鐘為30 MHz, 頻率控制字M長度為32 bit, 載波頻率為10.7 MHz, 根據頻率合成器工作原理得:, 圖5為解調時載波跟蹤的狀況, 可見,M的值在1 531 871 669上下波動。“transfer”為由乘法鑒相器的誤差信號控制的在頻率控制字基礎上的波動值, 為了保持較好的跟蹤特性, 在經過截位和乘系數的處理后, 其值被控制在正負30 000的范圍之內。

圖4 NCO仿真結果

圖5 AFC模塊仿真結果

圖6 系統的整體仿真圖

取圖5中控制字zui小值:Mmin=1 531 859 669時NCO輸出頻率與中頻數字信號的頻率差值為: Δf=83 Hz。取控制字zui大值:Mmax=1 531 884 557時NCO輸出頻率與中頻數字信號的頻率差值為: Δf=90 Hz。
取Δf 較大情況的值計算相位誤差得:△φe =2π△fmax /f=0.00072π

 參考文獻
1 昆侖, 郭黎利. 全數字BPSK調制解調器. 哈爾濱工程大學學報,2000; （ 4） : 13—19
2 Kilfoyle D B, Baggeroer A B. The state of art in underwateracoustic emetry. IEEE J Oceanic Eng, 2000; 25（ 1） : 4—27
3 張佩宗. 利用FPGA實現通用解調器. 無線電通信技術, 2001; 27（ 6） : 49—50
4 彭保, 吳堅. Verilog HDL語言在FPGA/CPLD開發中的應用. 今日電子, 2004; （ 5） : 34—36
5 姜志鵬. 基于FPGA的2DPSK信號產生器的設計與實現. 現代電子技術, 2003; （ 21） : 28—30
6 陳澤強, 李蓬勃, 曹葉文, 畢曉東. 基于FPGA的數控振蕩器設計及其性能分析. 山東工業大學學報, 2000; 30（ 6） : 584—588
7 安效軍, 王力男. NCO的數字化實現與應用. 無線電通信技術,2004; 30（ 2） : 51—52
8 劉玉良, 李遠玲. 數字下變頻器中數控振蕩器的設計與硬件實現.電子技術, 2003; （ 8） : 33—35圖5 AFC模塊仿真結果2140

Resear ch on Digital DPSK Modem
SUN Haidan
（Dalian Electronic School, Dalian 116000）
[Abstr act] Long distance, large capability and high quality of transmission are required in modern
communication system. Modulation and demodulation, which is one of the most key techniques in
communication, has been always an important aspect. The digitalized DPSK modulation and demodulation system
based on FPGA are primarily discussed and simulaed. A model of DPSK modulation and demodulation system
with base band signal are simulated on the basis of a FPGA development platform Quartus II 3.0 developed by
Altera.
[Key words] modulation and demodulation DPSK FPGA Quartus II

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