短波調制解調器中編碼器的作用1037232秉銘DFS60B-S4CA01024疏化算法,仿真結果表明,在多徑信道下,采用本文提出的短波信道稀疏化算法比不采用此算法的短波通信系統的誤碼率性能有所提升。因而,在實際短波通信系統中,可以借助信道稀疏化算法來提升通信的可靠性。后,重點研究了基于LDPC碼、卷積碼和雙的混合均衡算法,其次詳細敘述了三種信道編碼的編譯碼原理,后進行了仿真分析。仿真結果表明,在傳輸信息幀較短,信道為Noise）或且無Turbo均衡迭代時,LDPC碼和雙二進制Turbo碼的譯碼性能優于卷積碼的譯碼性能,但是當進行Turbo均衡迭代且信道為ISI時,在相同均衡迭代次數下基于LDPC碼和雙二進制Turbo碼的Turbo均衡系統的性能反而不如基于卷積碼的Turbo均衡系統性能。另外,基于EXIT圖分析了LDPC碼和卷積碼的譯碼性能。伺服電機在拖動未知負載情況下的平穩啟動與轉動慣量估計的問題,涉及的主要內容如下:（1）介紹了伺服系統轉動慣量估計問題的產生背景與研究意義,闡述了這項技術的國內外發展現狀。（2）總結了伺服電機啟動時產生的振動的類型,將其分為振動和第二類振動,分析了每類振動的產生原因,針對不同的情況提出了對應的抑制方法。指出了S型加減速曲線能實現類振動的抑制,高精度的轉動慣量估計有助于對第二類振動的抑制。本文將S型加減速曲線與轉動慣量估計算法相結合,令伺服電機在啟動時可以同時避免振動和第二類振動,實現平穩啟動。（3）改進了基于遞推小二乘的轉動慣量估計算法,把跟蹤微分器引入到了對估計器輸入數據的預處理過程中,形成了一種結合跟蹤微分器預處理的遞推小二乘算法,此算法相比傳統的算法增強了抗*力,提高了估計精度。（4）針對伺服系統在拖動大慣量負載情況下的轉動慣量估計問題,通過對伺服系統的機械運動方程進行合理的變形,避免了對轉子角加速度的解算,減少了輸入數據的噪聲,簡化了計算過程,形成了轉矩積分型遞推小二乘轉動慣量估計算法,這種算法相比傳統算法擁有高精度地估計大轉動慣量的能力中搭建了伺服系統仿真模型,對本文所提出的算法進行了仿真實驗,說明了算法的正確性;在項目組自研的伺服驅動器上進行了工程實驗,驗證了算法的工程可行性。網信息產業與文化娛樂產業的發展,人們對視頻數據的清晰度的需求日益增加。在有限帶寬的前提下,保持視頻數據的高分辨率,高質量是視頻編碼標準的主要研究目標。視頻編碼中的幀間預測參考以及率失真優化技術是兩項極為重要的技術,通過視頻幀之間相關性的繼承,結合率拉格朗日化理論,使視頻編碼質量與碼率得到*的平衡。現有的參考結構與優化參數采用經驗訓練參數,對多樣化的視頻信源不具備自適應性。固定的參數分配對參考幀間時域依賴未做充分考慮。經驗性的優化參數在理論上不完備,無法進一步逼近值。本文針對視頻編碼參考結構與優化方法存在問題,結合卷積神經網絡方法,從三個方面開展研究。1.針對低延遲編碼結構缺乏自適應性的問題,提出自適應參考幀抉擇算法。根據低延遲參考結構,統計編碼比特依賴性,建立參考幀影響因子模型,計算參考幀輻射遠距離,為編碼幀自適應分配合理參考集合,以提升編碼性能。該算法與HEVC參考軟件相比,編碼性能提升達到0.93%。2.針對視頻時域分層結構參數固定的問題,提出參考結構決定拉格朗日乘子算法。根據時域分層結構特性,構建分層參考強度模型,結合時域層級、參考強度、質量差異,建立分層拉格朗日乘子調節模型,為時域分層分配合理優化參數,獲得編碼性能增益。與AVS2標準參考軟件相比,在多種編碼結構下取得大1.3%的編碼性能提升。3.依據卷積神經網絡方法,以感受野理論為基礎,設計感受野下降卷積神經網絡,對圖像特征進行深層次、粗粒度與細粒度描述。迭代訓練與優化網絡結構,提升編碼失真圖像的客觀質量。網絡應用于超高分辨率圖像,取得平均0.5dB的綜合PSNR提升。通過上述研究,本論文工作提出的自適應參考方法與編碼優化參數抉擇策略,在當前的混合編碼架構下進一步改善視頻編碼效率。與HEVC、AVS編碼標準平臺相比,對編碼性能均有明顯增益。本文提出感受野下降神經網絡,對超高分辨率、多場景的圖像集合,取得顯著的客觀質量提升。本文所提出的優化工具已被AVS2標準采納應用,所提出的網絡結構參與.

短波調制解調器中編碼器的作用1037232秉銘DFS60B-S4CA01024  純軟件無法滿足視頻編碼高清實時的要求,因此設計基于X-DSP的視頻編碼加速模塊,利用ASIC技術實現部分復雜核心的編碼算法,利用DSP實現部分算法,兼顧編碼器的靈活與性能。本文中利用DSP芯片特點,以實際通信系統的應用需求為背景,在深入研究H.264編碼器算法的基礎上,重點對編碼算法中計算復雜度高、數據相關性強、難以并行處理的核心算法進行優化,針對高清視頻的實時編碼要求,設計出H.264編碼器硬件加速模塊的微體系結構,主要研究工作和成果如下:1、基于H.264編碼標準,本文采用H.264編碼器加速模塊的微體系結構。基于編碼數據流及控制流,設計訪問接口、訪問沖突控制機制,流暢實現算法中的“生成-消費”。2、基于加速模塊的計算特點,設計編碼器各模塊的硬件架構,包括幀內預測、幀間預測、變換量化、CAVLC、CABAC、去塊濾波模塊。基于各模塊計算特點配置存儲資源。針對串行編碼,采取4路、8路并行編碼機制,提高編碼效率。針對同一數據的頻繁訪問,采取存儲器共享實現數據復用。針對多種模式選擇,采取快速判斷算法,降低模式選擇計算量。針對運動估計算法,采取快速全搜索算法,提高搜索速度。針對讀取更新上下文時的數據相關,采取兩路存儲器存放,實現數據并行。針對濾波順序復雜,采取分組濾波算法,解決數據相關,降低控制濾波的復雜度。3、對H.264編碼器加速模塊RTL設計進行驗證與綜合,設計的加速模塊總面積為2090529 um2,總功耗為2170 mW,關鍵路徑延時為1.59 ns。使用4種視頻序列對加速模塊性能評測,結果顯示加速模塊的編碼速度平均可以達到32幀每秒,而實時要求每秒30幀,滿足實時編碼要求,且經加速模塊處理的圖像質量,主觀、客觀方面都表現良好。將H.264編碼器加速模塊分別與FPGA-1、FPGA-2、ASIC這三種實現方案的編碼器在性能、面積、功耗方面做比較,結果顯示本文設計的編碼器的編碼效率高、面積較小、功耗較低。本文設計的H.264編碼器加速模塊微體系結構,設計了幀內預測、幀間預測、變換量化、CAVLC、CABAC、去塊濾波等模塊的架構,為高清視頻實時編碼器的研究設計奠定重要的理論基礎。